英特尔透露3D芯片细节：能堆千亿晶体管，计划2023上市

热点资讯2022-08-23 20:05:37未知

机器之心报道

编辑：泽南

计算机芯片正式进入三维时代。

3D 堆叠芯片是英特尔挑战摩尔定律的新方向，它可以将芯片中的逻辑组件堆叠起来，大幅提升 CPU、GPU 及 AI 处理器的密度。在芯片制程工艺接近停滞的今天，或许只有这种方法才能继续提高性能。

近日，英特尔在半导体行业会议 Hot Chips 34 上展示了关于 3D Foveros 芯片设计的新细节，它将用于即将发布的 Meteor Lake、Arrow Lake 和 Lunar Lake 芯片。

最近有传言称，英特尔的 Meteor Lake 将推迟上市，因为英特尔的 GPU tile/chiplet 需要从 TSMC 3nm 节点切换到 5nm 节点。尽管英特尔仍未分享有关它将用于 GPU 的特定节点的信息，但公司代表表示，GPU 组件的计划节点没有改变，处理器有望在 2023 年按时发布。

值得注意的是，这一次英特尔将只生产用于构建其 Meteor Lake 芯片的四种组件中的一种（CPU 部分）——台积电将生产另外三种。业内消息人士指出，GPU tile 是 TSMC N5（5nm 制程）。

英特尔分享了 Meteor Lake 处理器的最新图片，它将使用 Intel 4 进程节点（7nm 制程），首先投放市场的将是一款移动处理器，具有六个大核跟两个小核。虽然英特尔尚未证实，但该配置被认为分别是 Redwood Cove 和 Crestmont 架构。Meteor Lake 和 Arrow Lake 芯片覆盖移动和台式 PC 市场的需求，而 Lunar Lake 将用于轻薄笔记本，覆盖功率 15W 及以下的市场。

封装和互连的进步正在迅速改变现代处理器的面貌。两者现在都与底层工艺节点技术一样重要——并且可以说在某些方面更加重要。

英特尔在本周一的许多披露都集中在其 3D Foveros 封装技术上，它将用作面向消费市场的 Meteor Lake、Arrow Lake 和 Lunar Lake 处理器的基础。这项技术让英特尔能把小芯片垂直堆叠在一个具有 Foveros 互连的统一基础芯片上。英特尔还将 Foveros 用于其 Ponte Vecchio 和 Rialto Bridge GPU 以及 Agilex FPGA，因此它可视为该公司若干下代产品的基础技术。

英特尔此前在其小批量的 Lakefield 处理器上把 3D Foveros 推向了市场，但 4 tile 的 Meteor Lake 和近 50 tile 的 Ponte Vecchio 才是该公司首个采用该技术大批量生产的芯片。在 Arrow Lake 之后，英特尔将过渡到新的 UCIe 互连，从而进入使用标准化接口的小芯片（chiplet）生态系统。

英特尔透露，它将把四个 Meteor Lake 小芯片（在英特尔的语境称为「瓦片 / tile」）放置在无源 Foveros 中介层 / 基础 tile 的顶部。小芯片和中介层通过 TSV 连接连在一起，中介层没有任何逻辑。Meteor Lake 中的基础 tile 与 Lakefield 中的不同，后者某种意义上可视为 SoC。3D Foveros 封装技术还支持有源中介层。英特尔表示，它使用低成本和低功耗优化的 22FFL 工艺（与 Lakefield 相同）制造 Foveros 中介层。英特尔还为其代工服务提供了此节点的更新「Intel 16」变体，但尚不清楚英特尔将使用哪个版本的 Meteor Lake 基础 tile。

英特尔将在此中介层上安装使用 Intel 4 进程的计算模块、I/O 块、SoC 块和图形块（tGPU）。所有这些单元都是英特尔设计并采用英特尔架构，但台积电将代工其中的 I/O、SoC 和 GPU 块。这意味着英特尔将只生产 CPU 和 Foveros 模块。

业内人士透漏，I/O die 和 SoC 是在台积电 N6 制程上制造的，而 tGPU 使用的是台积电 N5。（值得注意的是，英特尔将 I/O tile 称为「I/O Expander」，即 IOE）

Foveros 使用 36 微米的凸块间距（互连密度的关键测量值），这是对 Lakefield 使用的 55 微米间距的改进。Foveros 路线图上的未来节点包括 25 和 18 微米间距。英特尔表示，理论上未来甚至可以使用混合键合互连（HBI）来达到 1 微米的凸块间距。

成本一直是 3D 封装芯片面临的重要的问题之一，而 Foveros 将是英特尔凭借其领先封装技术首次大批量生产。不过英特尔却表示，采用 3D Foveros 封装生产的芯片与标准芯片设计相比具有极强的价格竞争力——在某些情况下甚至可能更便宜。

英特尔将 Foveros 芯片设计为尽可能低成本，并且仍能实现公司提出的性能目标——它是 Meteor Lake 封装中最便宜的芯片。英特尔尚未共享 Foveros 互连 / 基础 tile 的速度，但表示这些组件可以在无源配置中在「几 GHz」上运行（该声明暗示英特尔已在开发的中介层存在有源版本）。因此，Foveros 不需要设计者对带宽或延迟限制妥协。

英特尔还希望该设计在性能和成本方面都能很好地扩展，这意味着它可以为其他细分市场提供特化设计，或高性能版变体。

由于硅芯片工艺接近极限，每个晶体管的先进节点成本正呈指数级增长。而为较小的节点设计新的 IP 模块（如 I/O 接口）并不能为投资带来太多回报。因此，在「足够好」的现有节点上重新使用非关键 tile/chiplet 可以节省时间、成本和开发资源，更不用说简化测试过程了。

对于单体芯片，英特尔必须连续测试不同的芯片元素，例如内存或 PCIe 接口，这可能是一个耗时的过程。相比之下，芯片制造商也可以同时测试小芯片以节省时间。Foveros 在为特定 TDP 范围设计芯片方面也具有优势，因为设计者可以根据设计需要定制不同的小芯片。

这些观点中的大多数听起来很熟悉，它们都是 AMD 在 2017 年走上 chiplet 之路的相同因素。AMD 并不是第一个使用基于小芯片的设计的公司，但它是首先使用这种设计理念量产现代芯片的大厂，英特尔在这方面似乎来的有点晚。不过，英特尔提出的 3D 封装技术远比 AMD 基于有机中介层的设计复杂得多，后者既有优点也有缺点。